计算机体系结构总结 - 同步数字系统与CMOS基础¶

同步数字系统基础¶

核心概念¶

同步：所有操作由时钟信号协调。
数字信号：离散值（0或1），区别于模拟信号。
时钟信号：
周期：两个上升沿之间的时间间隔。
频率：周期的倒数（单位：Hz），例如4 GHz时钟的周期为0.25 ns。

D触发器与寄存器¶

D触发器¶

触发方式：
上升沿触发：时钟从0→1时存储输入D到输出Q。
下降沿触发：时钟从1→0时存储输入D到Q。
异步控制：
S=1：强制Q=1（不依赖时钟）。
R=1：强制Q=0（不依赖时钟）。

寄存器¶

32位寄存器：由32个D触发器组成。
写入使能（Write Enable）：
WE=0：寄存器内容保持不变。
WE=1：寄存器内容在时钟触发时更新。
实现方式：通过多路复用器（MUX）选择新值或保留当前值。

Markdown

示例：寄存器写入逻辑

时钟信号与时序参数¶

关键时序参数¶

参数	定义	示例值
时钟周期	相邻上升沿之间的时间	9 ns
clk-to-Q延迟	时钟触发到输出稳定的时间	1 ns
建立时间	输入需在时钟触发前稳定的时间	1 ns
保持时间	输入需在时钟触发后稳定的时间	1 ns

时序违规示例¶

建立时间违规：输入在时钟触发前未稳定。
保持时间违规：输入在时钟触发后过早变化。

Markdown

时序图片段（简化）：
Time (ns) | 0   2   4   6   8   10
clk       | __|‾‾|__|‾‾|__|‾‾
D         | 1  ──────┘ 0 ────
Q         | 0  ──── 1 ──────
          ↑ Setup Violation

组合逻辑与时序逻辑¶

对比¶

组合逻辑	时序逻辑
输出仅依赖当前输入	输出依赖输入和前一状态
无时钟信号	需时钟同步
示例：加法器、多路复用器	示例：寄存器、计数器

组合逻辑延迟¶

定义：信号从输入到输出的传播时间。
示例：反相器延迟为2 ns。

晶体管与CMOS门电路¶

晶体管类型¶

nFET	pFET
源极接低电平（0）	源极接高电平（1）
Gate=1时导通，传递0	Gate=0时导通，传递1

CMOS结构¶

互补设计：由p型（上拉）和n型（下拉）晶体管组成。
逻辑门实现：
反相器：2晶体管。
NAND门：4晶体管。
NOR门：4晶体管。

CMOS反相器结构：
Vdd ── pFET ── out
│
输入 ───┤
│
GND ── nFET ── out

时序分析与关键路径¶

最大保持时间计算¶

Text Only

最大保持时间 = clk-to-q延迟 + 组合逻辑延迟
示例：3 ns（clk-to-q） + 2 ns（组合延迟） = 5 ns

最小时钟周期（临界路径）¶

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Min周期 = clk-to-q延迟 + 最长组合逻辑延迟 + 建立时间
示例：3 ns + 4 ns + 2 ns = 9 ns

DelMorgan定律与逻辑优化¶

定律应用¶

¬(A + B) = ¬A ∧ ¬B
¬(A ∧ B) = ¬A + ¬B

逻辑优化示例¶

原始逻辑：OUT = AB + CD（18晶体管）。
优化后：OUT = (AB)(CD)（12晶体管，使用NAND门）。

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优化前后对比：
原始：AND-OR结构 → 高晶体管数
优化：NAND-NAND结构 → 低晶体管数

总结
同步数字系统的核心是时钟协调与时序约束，D触发器和寄存器用于状态存储，CMOS通过互补晶体管实现高效逻辑门设计，时序分析确保电路稳定运行，逻辑优化减少硬件开销。